4个加数的并行加法器及扩展接口的研究

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能.为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性.     

量子全加法器的修改和算法研究

通过与经典全加器的基本模型进行比较后,讨论了一个改进后的量子平面加法器的基本构型.对其原理、组件和算法进行了研究,比较了本加法器两个主要组件与一般量子加法器的不同.作为应用的例,设计了一个n比特量子全加法器的模型,对其具体运算过程和基本功能进行了说明.     

基于新型融合加法器的随机DFT算法设计

针对目前随机运算结构在多级运算的过程中,运算精度损失严重的问题,提出一种全新的融合随机加法运算结构,并通过一种新的数学分析方法:超几何分解来对此结构进行原理分析,证明了这种加法结构比传统加法结构具有更高的运算精度。 采用融合加法器完成了一种随机离散傅里叶变换算法的架构设计,成功将随机运算的多种优点引入到离散傅里叶变换（DFT）处理领域,并在应用中证明了新型融合随机加法器的有效性。      

Simulink在数字电路仿真中的应用

数字电路的设计及调试如果用实物很费时费力。本文试用了仿真软件S im u link对数字电路中的几个基本实例进行仿真,结果表明优秀的仿真软件,它在数字电路的设计及调试检验过程中大有用途,从而使实际操作达到省时、省力和直观的效果。     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

一种新型的调频同频信号插入器

调频同频信号插入器是有线调频、有线电视信号传输系统上的重要设备。让其实现低功耗、低成本并且接入方便维护简单是一个重要的课题。对此,提出了一种新型的调频同频信号插入器,适用于光纤与同轴电缆相结合的混合网络,可以广泛应用于现有广播电视系统。它主要采用了频率陷波技术,在滤除前端特定频率信号的同时,接入传输与前端同频的本地模拟与数字信号,有效地利用了本地区域内原有的有线广播电视设备。实验表明,该设备对原有线路没有任何干扰,并且能构建一种新颖简洁的调频播出系统模式,相比区域无线调频广播与区域有线共缆广播方式有很大的优势,具有很高的经济与实用价值。     

开放式EDI中的第三方网络

开放式ＥＤＩ是ＥＤＩ应用跨国化，跨行业化，普及个人化的先决条件，为实施开放式ＥＤＩ工程，应当运用第三方网络技术，本文重点探讨了第三方网络（软件）的作用，功能，应遵循的规则，并且提出了第三方网络设计的模型及应当注意的若干问题。     

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

A 32-bit pipeline accumulator with carry ripple topology is implemented for direct digital frequency synthesizer.To increase the throughout while hold down the area and power consumption,a method to reduce the number of the pre-skewing registers is proposed.The number is reduced to 29% of a conventional pipeline accumulator.The propagation delay versus bias current of the adder circuit with different size transistors is investigated.We analyze the delay by employing the open circuit time constant method.Compared to the simulation results,the maximum error is less than 8%.A method to optimum the design of the adder based on the propagation delay is discussed.The clock traces for the 32-bit adder are heavily loaded,as there are 40 registers being connected to them.Moreover,the differential clock traces,which are much longer than the critical length,should be treated as transmission lines.Thus a clock distribution method and a termination scheme are proposed to get high quality and low skew clock signals.A multiple-type termination scheme is proposed to match the transmission line impedance.The 32-bit accumulator was measured to work functionally at 5.3 GHz.     

快速静态进位跳跃加法器

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器.当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时.已用PSPICE仿真工具对其进行了功能验证和仿真.通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势.     

利用中规模集成电路进行逻辑设计

用基本逻辑门电路、多路数据选择器、译码器实现全加器的设计方法